如何在Quartus把VHDL文件转化为电路原理图BDF文件 打开VHDL文件，选【File】→【Creat/Update】→【Create Symbol Files for Current File】选【File】→【New】，在【Device。
如何用双2-4线译码器转换为3-8线译码器？电路图怎么设计？求图及解释。。。 双2-4线译码器转换为3-8线译码器的电路原理图如下：所需要的器件为2片2-4线译码器（74139系列）和1个非门。其中z是最低位。x是最高位。原理如下：当x为0时，上边的译码器打开，下边的译码器输出高阻抗。译码输出低4位（yz组合）。当x为1时，下边的译码器打开，上边的译码器输出高阻抗。译码输出高4位（yz组合）。注意：译码器输出端有时候需要添加下拉或者上拉电阻，因为没有译码输出的端口是高阻抗High Z。注意输入的高低位顺序。
串并转换，是通过什么原理实现的啊？ 串并转换，是通过VHDL语言原理实现，将一条信息流（假如有8bits）分成两路信号的话，两路同时传输，时间就是原来时间的一半。串并转换定义：把一个连续信号元序列变换成为表示相同信息的一组相应的并行出现的信号元的过程。串并转换应用学科：通信科技（一级学科），通信原理与基本技术（二级学科）。
quartus ii中怎样将VHDL语言转换成原理图 编译完成后，选模块名右键，选生成模型选项即可。
怎么把VHDL程序经过MAXPLUS2转换成数字电路图？ 可以把你的程序封装成一个模块，然后像电路一样进行连线
怎么把VHDL程序经过MAXPLUS2转换成数字电路图？ 这个不难，你只要使用原理图的输入方式就可以解决 使用原理图的输入方式 你把VHDL载入quartus（MAXPLUS的升级版本），然后选择file->；creat/update->；creat symbol file for 。
串并转换vhdl 安装好后，启动1.选择VERILOG->；VHDL 或VHDL->；VERILOG2.选择SOURCE FILE，就是要转换的文件3.选择DEST DIR，转换后保存的路径4.选择OUTPUT为FILE，默认的是WINDOW5。.
如何将原理图输入的逻辑电路转换成VHDL语言描述的元件 貌似不能，只有用vhdl语言生成符号…1.对于自建的原理图或zdVHDL 如果是用VHDL写好的电路，可以内打包生成一个电路模块的原理图。但是一个原理图输入的逻辑电路，不能直接转换为VHDL描述的元件，只能自己写。因为自建的容原理图实际上只包含了元件
