请问一下verilog怎样写数码管显示？ 1、首先设计数码管2113各段连接数字端口5261。2、然后设置 4～11 引脚为输出模式4102。3、接着创建显示数字16535函数。4、然后主体显示数字5。5、然后延迟一秒。6、最后创建显示函数4。7、主体显示数字4，这样就完成了数码管显示数字。
verilog中，串行输入八个12位的数据，请问如何将这八个12位的数据并行输出？ 使用8个寄存器把12bit的数据寄存，等到最后一个12bit进入寄存器后，一起发送出来，就是并行了
关于verilog实现16位乘法器的问题？ 其实，分解一下乘法的原理，就清楚了。以两个8bit的乘法为例，就是8个累加，如下：{8'b0，areg[0]*breg[7：0]，}+i=1，{7'b0，areg[1]*breg[7：0]，1'b0}+i=2，{6'b0，areg[2]*breg[7：0]，2'b0}+i=3，{5'b0，areg[3]*breg[7：0]，3'b0}+i=4，{4'b0，areg[4]*breg[7：0]，4'b0}+i=5，{3'b0，areg[5]*breg[7：0]，5'b0}+i=6，{2'b0，areg[6]*breg[7：0]，6'b0}+i=7，{1'b0，areg[7]*breg[7：0]，7'b0}/i=8，回到本代码，areg[14：0]这15bit的每一个bit，单独来看的话，首先乘以16‘b1000_0000_0000_0000，然后“加上”被乘数，再依次除以2。由于以上动作重复15次，因此最低位bit0被除15次，bit1被除14次，依次，bit13被除1次。以上动作，就完成如上列出的加法。
我想请问：在verilog语言中，输出什么时候用wire型，什么时候用reg型？？
Verilog 有什么奇技淫巧？ 奇技淫巧我不会，但我这有一些我工作后才学到的一些Verilog写法。数字电路设计主要就是，选择器、全加器…
用verilog将16位的二进制转换为十进制。请教各位达人这个代码怎么写。如果是4位的，我直接可以用case了。
verilog $fdisplay 输出数据位宽较大 在Verilog中需要将一个144bit的数据打印到txt中，打印出来的数据与波形图中的数值精度上有差别。请问像打印这种较大位宽的数据，应该用什么方法？不明白你说的精度差别是指。
verilog一个输入端，两个输出端，输入端控制选择输出端输出，分别给他们赋值，该怎么写 不知道你要赋什么值，怎么赋。下面是简单的：module sel(i_a，o_a，o_b，clk，rst_n)；input clk，rst_n；input i_a；output o_a，o_b；reg o_a，o_b；always@(posedge clk or negedge rst_n)beginif。rst_n)begino_a；o_b；endelse if(i_a=1)o_a；elseo_b；endendmodule
