基于VHDL语言的多功能数字钟设计 最低0.27元开通文库会员，查看完整内容>；原发布者：Simple686信息与通信工程学院数字电路与逻辑设计实验题目：基于VHDL语言的数字钟设计班级：姓名：学号：日期：指导教师：一.摘要数字钟是一个将“时”、“分”、“秒”显示于人的视觉器官的计时装置。它的基本功能是计时，计时周期为24小时，显示满刻度23时59分59秒；或者计时周期为12小时并配有上下午指示，显示满刻度为11时59分59秒，通过六个七段数码管显示出来。本实验主要在理论分析和具体的软硬件实现上，基于VHDL语言编写源代码，使用软件QuartusII进行处理，再配合具体电路连接，实现一个多功能的数字钟。关键词：数字钟；VHDL语言；七段数码管2．设计任务要求设计实现一个数字钟。1.24小时制，显示刻度从0：0：0到23：59：59。2.12小时制，显示刻度从0：0：0到11：59：59。3.12/24小时制可切换，12小时制下上下午有不同显示（上午发光二极管不亮，下午发光二极管亮）。4.可手动校对时间，能对时和分进行校正。5.整点报时功能。6.闹铃功能，可设置闹铃时间，当计时到预定时间时，蜂鸣器发出闹铃信号，闹铃时间为5秒，可提前终止闹铃。7.可认为设置时间为倒计时模式8.可切到屏保模式，六个数码管显示为“supper”字样。3．设计。
用VHDL语言编写一数字时钟 library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_arith.all；use ieee.std_logic_unsigned.all；entity digital isport(Clk：in std_logic；时钟输入Rst：in std_logic；复位输入S1，S2：in std_logic；时间调节输入led：out std_logic_vector(3 downto 0)；整点输报时输出spk：out std_logic；Display：out std_logic_vector(6 downto 0)；七段码管显示输出SEG_SEL：buffer std_logic_vector(2 downto 0)-七段码管扫描驱动end digital；architecture behave of digital issignal Disp_Temp：integer range 0 to 15；signal Disp_Decode：std_logic_vector(6 downto 0)；signal SEC1，SEC10：integer range 0 to 9；signal MIN1，MIN10：integer range 0 to 9；signal HOUR1，HOUR10：integer range 0 to 9；signal Clk1kHz：std_logic；数码管扫描时钟signal Clk1Hz：std_logic；时钟计时时钟signal led_count：std_logic_vector(2 downto 0)；signal led_display：std_logic_vector(3 downto 0)；signal spkcout：std_logic；beginPROCESS(clk)-产生1hz信号variable cnt：INTEGER RANGE 0 TO 49999999；产生1Hz时钟的分频计数器BEGINIF clk='1' AND clk'event THENIF cnt=。
数字钟设计 用VHDL语言实现 你怎么做的 源代码如下 自己把各个模块打好包 下面有个图 自己看看LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY TZKZQ ISPORT(KEY：IN STD_LOGIC_VECTOR(1 DOWNTO 0)；按键信号CLK_KEY：IN STD_LOGIC；键盘扫描信号MAX_DAYS：IN STD_LOGIC_VECTOR(4 DOWNTO 0)；本月最大天数SEC_EN，MIN_EN，HOUR_EN，DAY_EN，MON_EN，YEAR_EN，WEEK_EN：OUT STD_LOGIC；异步并行置位使能HOUR_CUR：IN STD_LOGIC_VECTOR(4 DOWNTO 0)；MIN_CUR，SEC_CUR：IN STD_LOGIC_VECTOR(5 DOWNTO 0)；YEAR_CUR：IN STD_LOGIC_VECTOR(6 DOWNTO 0)；MON_CUR：IN STD_LOGIC_VECTOR(3 DOWNTO 0)；DAY_CUR：IN STD_LOGIC_VECTOR(4 DOWNTO 0)；WEEK_CUR：IN STD_LOGIC_VECTOR(2 DOWNTO 0)；SEC，MIN：BUFFER STD_LOGIC_VECTOR(5 DOWNTO 0)；HOUR：BUFFER STD_LOGIC_VECTOR(4 DOWNTO 0)；DAY：BUFFER STD_LOGIC_VECTOR(4 DOWNTO 0)；MON：BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)；YEAR：BUFFER STD_LOGIC_VECTOR(6 DOWNTO 0)；WEEK：BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0))；END ENTITY TZKZQ；ARCHITECTURE ART OF TZKZQ ISTYPE STATETYPE IS(NORMAL，SEC_SET，MIN_SET，HOUR_SET，DAY_SET，MON_SET，YEAR_SET，WEEK_SET。
