利用JK触发器设计一个带进位输出端的四进制计数器 两个接成计数状态的JK触发器链连就可以构成异步的四进制计数器
设计一个带计数器，同步复位，带进位输出的二十进制加法计数器。 74161是四位二进制可预置数的同步加法计数器，那它单片能实现最大计数为十六进制，并可通过外加门电路来构成十六进制以下任何进制计数器，因为是同步置数，当时钟信号一到来时会置数会复位，那么就在计数到8的时候通过门电路来产生进位信号，这个进位信号又作为置数信号，那么当时钟信号一来到计数到9，又刚好能将上一次的各种控制信号置入芯片中。不需要什么译码器和脉冲发生器，就用简单的门电路即可。希望我的回答能帮助到你。
试设计一个带有进位输出端的十三进制计数器
用VHDL设计一个带有进位输出端co的6进制计数器，当计数器计数值为3和5时 library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；entity counter_6 isport(clk：in std_logic；q：out std_logic_vector(2 downto 0)；co：out std_logic)；end counter_6；architecture behavior of counter_6 issignal q_temp：std_logic_vector(2 downto 0)；beginq；process(clk)beginif rising_edge(clk)thencase q_temp iswhen\"010\"|\"100\"=>；co；q_temp；when\"101\"=>；co；q_temp(others=>；'0')；when others=>；co；q_temp；end case；end if；end process；end behavior；
设计一个带有进位输出端co的6进制计数器
