多功能数字钟电路设计 数字钟的VHDL设计1、设计任务及要求：设计任务：设计一台能显示时、分、秒的数字钟。具体要求如下：由实验箱上的时钟信号经分频产生秒脉冲；计时计数器用24进制计时电路；可手动校时，能分别进行时、分的校正；整点报时；2 程序代码及相应波形Second1(秒计数 6进制和10进制)Library ieee；Use ieee.std_logic_1164.all；Use ieee.std_logic_unsigned.all；Entity second1 isPort(clks，clr：in std_logic；Secs，Secg：out std_logic_vector(3 downto 0)；cout1：out std_logic)；End second1；Architecture a of second1 isBeginProcess(clks，clr)variable ss，sg：std_logic_vector(3 downto 0)；variable co：std_logic；BeginIf clr='1' then ss：=\"0000；sg：=\"0000；Elsif clks'event and clks='1' thenif ss=\"0101\"and sg=\"1001\"then ss：=\"0000；sg：=\"0000；co：='1'；elsif sg；co：='0'；elsif sg=\"1001\"then sg：=\"0000；ss：=ss+1；co：='0'；end if；end if；cout1；Secs；Secg；end process；End a；Min1（分计数器 6进制和10进制 alm实现整点报时）Library ieee；Use ieee.std_logic_1164.all；Use ieee.std_logic_unsigned.all；Entity min1 isPort(clkm，clr：in std_logic；mins，ming：。
用VHDL语言设计一个12小时数字钟，用数码管现实时分秒，实现整点报时功能 一个12进制计数器+一个60进制计数器+一个60进制计数器当分/秒计数器输出达到整点报时状态是输出报时信号。如果要代码的话，找我Q Q 聊
求一多功能数字钟电路图 数字钟的VHDL设计 1、设计任务及要求：设计任务：设计一台能显示时、分、秒的数字钟。具体要求如下：由实验箱上的时钟信号经分频产生秒脉冲；计时计数器用24进制计时电路；。
