EDA数字式时钟设计 没邮箱啊？补充：发了，希望帮到你
EDA设计数字时钟 2.微秒模块采用VHDL语言输入方式，以时钟clk，清零信号clr以及暂停信号STOP为进程敏感变量，程序如下：library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；entity MINSECONDb isport(clk，clrm，.
怎么把eda数字电路试验箱时钟设为1024hz library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；entity MINSECONDb isport(clk，clrm，stop：in std_logic；时钟/清零信号secm1，secm0：out std_logic_vector(3 downto 0)；秒高位/低位co：out std_logic)；输出/进位信号end MINSECONDb；
急求EDA 基于Quartus2设计数字钟的各个模块详细程序！原理图 对不起，我不知道，你问别人吧…
EDA数字时钟设计实验思考题：本次设计程序占用EPF10K10LC84-4芯片的多少资源 以quartus II这个集成工具为例。当你编译(compile)完成之后，应该会弹出一个编译流程完成后的摘要信息（flow summary），其中就包含了资源占用的信息。如下图示例所示（红色圈住的是某个设计的用cyclone IV GX器件所占用的资源）。
EDA课程设计——《数字钟》体会怎么写啊？ 课程设计感悟通过这次设计，既复习了以前所学的知识，也进一步加深了对EDA的了解，让我对它有了更加浓厚的兴趣。特别是当每一个子模块编写调试成功时，心里特别的开心。但是在画顶层原理图时，遇到了不少问题，最大的问题就是根本没有把各个模块的VHD文件以及生成的器件都全部放在顶层文件的文件夹内，还有就是程序设计的时候考虑的不够全面，没有联系着各个模式以及实验板的情况来编写程序，以至于多考虑编写了译码电路而浪费了很多时间。在波形仿真时，也遇到了一点困难，想要的结果不能在波形上得到正确的显示：在分频模块中，设定输入的时钟信号后，却只有二分频的结果，其余三个分频始终没反应。后来，在数十次的调试和老师的指点之后，才发现是因为规定的信号量范围太大且信号的初始值随机，从而不能得到所要的结果。还有的仿真图根本就不出波形，怎么调节都不管用，后来才知道原来是路径不正确，路径中不可以有汉字。真是细节决定成败啊！总的来说，这次设计的数字钟还是比较成功的，有点小小的成就感，终于觉得平时所学的知识有了实用的价值，达到了理论与实际相结合的目的，不仅学到了不少知识，而且锻炼了自己的能力，使自己对以后的路有了更加清楚的认识，。
