关于数电的课程设《数字钟》 电子学课程设计报告带有整点报时的数字钟设计与制作指导教师_戴伏生_学号_姓名_一、设计的性质、目的和任务二、设计课题要求（1）构造一个24小时制的数字钟。要求能显示时、分、秒。（2）要求时、分、秒能各自独立的进行调整。（3）能利用喇叭作整点报时。从59分50秒时开始报时，每隔一秒报时一秒，到达00分00秒时，整点报时。整点报时声的频率应与其它的报时声频有明显区别。三、设计的内容、电路原理和详细的设计过程（1）总设计图（2）分频器设计过程：由于给出的是4M=10^6HZ，没经过一个74160可以将输出频率 变为输入频率的1/10，而每经过一个TFF可以将输出频率变为输入频率的1/2，按上图连接电路，即可获得1HZ、20HZ、1KHZ、2KHZ的频率。（3）校时模块秒校时分校时设计过程：由于分和小时的校时系统是一样的，所以只截取了分的校时系统，上图的second和minute为校时开关按钮，或门的输出端连接的是74160计时器的CLK，当开关为闭合时，1HZ和jinwei所输入的脉冲信号不工作，此时按键信号给CLK信号一个上升沿，74160则进1。在DFF的CLK上我选用了20HZ的频率，之所以选用20HZ是为了保证在按下校时开关时有一个上升沿脉冲时Q端输出信号1，试过16HZ和32HZ。
数电数字钟课程设计报告 数字电子技术课程设计报告题 目：数字钟的设计与制作学 年学 期：专 业 班 级：学 号：姓 名：指导教师及职称：讲师时 间：地点：设计目的熟悉集成电路的引脚安排.掌握各芯片的逻辑功能及使用方法.了解面包板结构及其接线方法.了解数字钟的组成及工作原理.熟悉数字钟的设计与制作.设计要求1.设计指标时间以24小时为一个周期；显示时，分，秒；有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；计时过程具有报时功能，当时间到达整点前5秒进行蜂鸣报时；为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号.2.设计要求画出电路原理图(或仿真电路图)；元器件及参数选择；电路仿真与调试；PCB文件生成与打印输出.3.制作要求 自行装配和调试，并能发现问题和解决问题.4.编写设计报告 写出设计与制作的全过程，附上有关资料和图纸，有心得体会.设计原理及其框图1.数字钟的构成数字钟实际上是一个对标准频率(1HZ)进行计数的计数电路.由于计数的起始时间不可能与标准时间(如北京时间)一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定.通常使用石英晶体振荡器电路构成数字钟.图 3-1所示为数字钟的一般构成框图.图3-1 数字钟的。
数电课设-数字式闹钟 最低0.27元开通文库会员，查看完整内容>；原发布者：cobrao课程设计任务书数字式闹钟第一部分设计任务1.1设计任务(1)时钟功能：具有24小时或12小时的计时方式，显示时、分、秒。(2)具有快速校准时、分、秒的功能。(3)能设定起闹时刻，响闹时间为1分钟，超过1分钟自动e799bee5baa6e79fa5e98193e78988e69d8331333433623766停；具有人工止闹功能；止闹后不再重新操作，将不再发生起闹。1.2设计指标(1).有“时”、“分”十进制显示，“秒”使用分个位数码管上的DP点显示。(2).计时以24小时为周期。(23：59→00：00)(3).具有较时电路，可进行分、时较对。(4).走时过程能按预设的定时时间(精确到小时)启动闹钟产生闹铃，闹铃响时约3s。第二部分设计方案2.1总体设计方案说明系统组成：显示电路：译码器数码管秒信号发生器：由LM555构成多谐振荡器走时电路：计数器和与非门组成校时电路：秒信号调节闹钟电路：跳线的方法由计数器、译码器、组合逻辑电路、单稳态电路组成2.2模块结构与方框图1.秒钟与分钟显示电路用两片74290组成60进制计数器，输入计数脉冲CP加在CLKA’端，把QA与CPLB’从外部连接起来，电路将对CP按照8421BCD码进行异步加法计数，个位接成十进制形式，十位接成六进制形式。
求一个用verilog语言写的数字时钟 带闹钟功能，数电课程设计 做一个top module，在此module里例化上述几个子模块。但是你需要确定top的输入输出信号，非端口信号但是子模块之间相互连接的线定义为wire型。
数电课程设计数字钟的电路图，可用Multisim打开的，电路仿真设计。 好好自己看看书设计一下吧，正好可以提高自己的电子设计与编程能力！手打不易，如有帮助请采纳，或点击右上角的满意，谢谢！
