如何用基本的逻辑门设计32bit的超前进位加法器？ 采用非门，与门，与非门，或门，或非门，异或门，同或门的组合，搭建出32位的超前进位加法/减法器？具体…
求讲解一下超前进位加法器的基本思想和原理（不要复制的），先从两个两位二进制数相加讲吧，通俗一点，谢 加法器是基于二进制逻辑关系设计的。假设计算的是 a1+a2，和为c[1：0]，有下列两种关系：1.a1和a2都为1时，进位c[1]=1，即逻辑与；2.a1和a2只有一个为1时，低位c[0]=1，即。
超前进位加法器的运算原理 设二进制加法器第i位为Ai，Bi，输出为Si，进位输入为Ci，进位输出为Ci+1输入 输出 Ai Bi CiSi Ci+10 0 00 00 0 11 00 1 01 00 1 10 11 0 01 01 0 10 11 1 00 11 1 11 1则有：Si=Ai⊕Bi⊕CiAi*Bi+（Ai⊕Bi）*Ci令Gi=Ai*Bi，Pi=Ai⊕Bi则Ci+1=Gi+Pi*Ci当Ai和Bi都为1时，Gi=1，产生进位Ci+1=1当Ai和Bi有一个为1时（⊕：如果a、b两个值不相同，则异或结果为1。如果a、b两个值相同，异或结果为0。由此可得到，此处应改为当Ai和Bi两者之中只有一个为1，另一个为零时，原意也是这样只是不够明白），Pi=1，传递e69da5e887aae799bee5baa6e79fa5e9819331333361303130进位Ci+1=Ci因此Gi定义为进位产生信号，Pi定义为进位传递信号。Gi的优先级比Pi高，也就是说：当Gi=1时，无条件产生进位，而不管Ci是多少；当Gi=0而Pi=1时，进位输出为Ci，跟Ci之前的逻辑有关。下面到思想为止为复制：下面推导4位超前进位加法器。设4位加数和被加数为A和B，进位输入为Cin，进位输出为Cout，对于第i位的进位产生Gi=Ai·Bi，进位传递Pi=Ai⊕Bi，i=0，1，2，3于是这各级进位输出，递归的展开Ci，有：C0=CinC1=G0+P0·C0C2=G1+P1·C1=G1+P1·G0+P1·P0 ？C0C3=G2+P2·C2=G2+P2·G1+P2·P1·G0+P2。
加法器的设计原理？ 加法器是基于二进制逻辑关系设计的。假设计算的是 a1+a2，和为c[1：0]，有下列两种关系：1.a1和a2都为1时，进位c[1]=1，即逻辑与；2.a1和a2只有一个为1时，低位c[0]=1，即逻辑异或；因此加法器的实现方式为 c[1]=a1 and a2，c[0]=a1 xor a2。
八位超前进位加法器的设计原理图
加法器原理 【中文名】：加法器【外文名】：Pascaline【定 义】：产生数的和的装置【作 用】：产生数的和【出 入】：加数和被加数【类 型】：一种数位电路【举 例】：BCD、加三码【工作原理】：设一个n位的加法器的第i位输入为ai、bi、ci，输出si和ci+1，其中ci是低位来的进位，ci+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而cn是整个加法器的进位输出。则和si=aiii+ibii+iici+aibici，(1)进位ci+1=aibi+aici+bici，(2)令 gi=aibi，(3)pi=ai+bi，(4)则 ci+1=gi+pici，(5)只要aibi=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要ai+bi=1，就会把ci传递到i+1位，所以称p为进位传递函数。把式(5)展开，得到：ci+1=gi+pigi-1+pipi-1gi-2+…+pipi-1…p1g0+pipi-1…p0c0(6)。随着位数的增加式(6)会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。一旦进位（c1~cn-1）算出以后，和也就可由式（1）得出。使用上述公式来并行产生所有进位的加法器就是超前进位加法器。产生gi和pi需要一级门延迟，ci 需要两级，si需要两级，总共需要五级门延迟。与串联加法器（一般要2n级门延迟）相比，（特别是n比较大的。
计算机组成原理2题1.某加法器进位链小组信号为C4C3C2C1，低位来的进位信号为C0，请分别按下述两种方法写出C4C3C2C1的逻辑表达式：（1）串行进位方式？
