什么是PLL？ PLL有什么作用？ PLL。其实就是锁相环路，简称为锁相环。许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环路是一种反馈控制电路，简称锁相环（PLL）。一种输出一定频率信号的振荡电路，也称为相位同步环（回路）。该回路利用使外部施加的基准信号与 PLL 回路内的振荡器输出的相位差恒定的反馈控制来产生振荡信号。在网络领域中，PLL 用于从接收的信号中分离出时钟信号。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。主要由检相器组成的电路，将电压控制振荡器的频率与输入载波信号或参考频率发生器的信号相比较。在通过了环路滤波器后，检相器的输出被反馈给电压控制振荡器来保持其与输入频率或参考频率完全同相。彩色电视、遥测设备和其他许多接收机都具有锁相环路。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。目前锁相环主要有模拟锁相环，数字锁相环以及有记忆能力。
如何用ALTERA的PLL输出差分时钟 你是什么意思呢？如果是FPGA内部的一位信号要以差分的方式输出片外，如果是Altera的FPGA，可以直接在Assignments中约束电平为LVDS（当然这只是一种差分，还要看你具体要什么差分）。
FPGA如何把模拟时钟同频率的转换为数字时钟，不使用PLL 哈哈，这简单。那就需要你考虑时钟质量的要求了，FPGA的管脚本身就带有电平判决功能，因此你将模拟信号输入到FPGA管脚。
如图，为何PLL1的输出时钟频率被多除了个2？ 因为你傻呀，这个是额外多出来得
Quartus中PLL怎么连接啊，各个端口代表什么意思啊？见图 端口说明来源目的inclk0PLL的时钟输入专用时钟输入管脚（1）n计数器aresetareset是高有效信号，复位所有的PLL计数器为初始值。当该信号为高时，PLL复位该计数器，失锁。一旦该信号再次变低时，锁定过程开始，PLL重新和输入参考时钟同步。可以由内部逻辑或任意通用I/O管脚驱动areset。逻辑阵列（3）PFD这个是输入信号下面是输出信号PLL输出信号端口说明来源目的c[1.0]PLL时钟输出驱动内部全局时钟网络PLL后scale计数器G0或G1全局时钟网络（1）e0（2）PLL时钟输出驱动单端或LVDS外部时钟输出管脚。PLL后scale计数器EPLL[2.1]_OUT管脚（3）lockedPLL锁定状态。当PLL锁定时，该端口为高。当PLL失锁时，该端口为低。在PLL锁定过程中，锁定端口输出为脉冲高和低。PLL锁定检测逻辑阵列（4）
用FPGA自带的锁相环(PLL)配置两个时钟是出问题了，求解答？？？？？ 首先要看你的哪家的FPGA，XILINX和ALTERA的PLL不一样。XILINX的时钟管理模块有DCM和PLL组成，DCM是全数字的，而PLL是模拟的。一般频率合成用数字的DCM来实现，因为非常灵活，Fout=Fin*M/D，M 和D可以在1到32之间任选。而PLL的应用更灵活，Fout=Fin*M/(D*O)，其中M：1~64，D：1~52，O：1~128。如果你用一个PLL或者DCM来输出两个不同频率的时钟，就涉及M、D、O几个参数的选取了，有可能170M的时钟已经限定了参数的选取范围，导致150M的时钟不能精确。具体还是看下你FPGA型号的数据手册。
synplify怎样做PLL的时钟约束 你看看你图示配置页中的top level source type是不是选的HDL其他类型模式下不能选synplify
用FPGA自带的锁相环(PLL)配置两个时钟是出问题了，求解答？？？？？
