两个fpga开发板之间的io通信，时钟同步问题？ fpga中参考时钟同步

FPGA CPLD 时钟引脚 在多时钟系统里就需知要用到多个时钟引脚啊！所谓的时钟引脚其实就是一个输入驱动器，因为时钟道需要驱动的电路多，负载大，又需要延时小，所以需要大的驱动能力。芯片提供回的几个全局时钟引脚没有答区别，可以随便选择用，方便PCB走线就可以了。在FPGA中，如何实现一个时钟信号的可控延时？ （用高频50MHZ的时钟去延时一个22KHZ的信号） 没细考虑也没验证，仅可做一个基本出发点来参考。mclk=50M，lclk=22k输入，delay_word控制延时字，lclkout=22k延时时钟输出.module clkdelay(mclk，lclk，delay_word，lclkout)；input mclk，lclk；input[11：0]delay_word；ouptut lclkout；reg lclkout；reg[11：0]p_c，n_c；reg hf，lf；always@(posedge mclk)beginif(hf)p_c=p_c+1；if(p_c>；=delay_word)begin lclkout=1；p_c=0；endif(lf)n_c=n_c+1；if(n_c>；=delay_word)begin lclkout=0；n_c=0；endendalways@(posedge lclk or negedge lclk)beginif(lclk)hf=1；if(lclkout)hf=0；if。lclk)lf=1；if。lclkout)hf=0；endendmodulefpga 同步 数字时钟 程序 可参考这个