FPGA实现NCO中相位累加器的输出和查找表地址什么关系 Q1，相位累加器的输出和查找表地址有什么关系，资料里说高M位进行寻址是怎么回事？Q2：相位累加器溢出一次的累加次数就是NCO的周期，上面例子中累加次数为16，要把正弦表256个点寻址时addr=addr+16，这么理解是否正确，怎样实现？Q3：NCO的性能与相位累加器的位数有关，但与正弦表的精确程度有什么关系，能否采用更小的正弦表。
用fpga做dds，相位累加器容易做，请问下频率控制字如何生成？ 用51的串口发，然后在FPGA里面做一个串行数据转并行的function，当做控制字就行了。之前我们做过DDS的，用的是外部单片机，是这么做的。然后注意频率就是了
FPGA的设计中，累加器和加法器有什么区别？ FPGA要用纯逻辑实现较高精度的小数分频的话，有一种方法叫做DDS，只要方波的话更简单，查找表都不用了，核心就是一个累加器，当然缺点也很明显，分频的比例不能太低否则效果很差，精度受频率控制字长度影响，还有就是一个时钟周期的固有抖动。50MHz分到32.768MHz还是拿专门的小数分频锁相环做吧，已经有不少新款的FPGA，时钟管理模块集成了小数分频锁相环。驱动ADC和DAC，时钟的抖动相位噪声这些才是决定数据转换器性能的关键指标，正儿八经要求高的应用是不会使用FPGA去生成时钟驱动数据转换器的，专用的时钟芯片才是正途。要是对数据转换器性能没啥要求，前面的话当我没说。
在FPGA利用DDS产生正弦波时，除了需要写一个累加器程序，利用MATLAB产生一个MIF文件，还需要什么 fpga 没有da
FPGA的设计中，累加器和加法器有什么区别？ 累加器就是比加法器多一个寄存器用来存取前面加过的数据，寄存器是需要时钟驱动的。将加法器的一个输入端连在数据输入端口，另一个输入端连接在寄存器的输出端口，寄存器的。
FPGA数据采集卡使用过程中，在不断电的情况下累加器一直在累加，停不下来，这个属于死锁状态吗？怎么解决 你说的太不清楚了。什么方式采集？设置触发了么？设置超时了么？累加器的作用？
FPGA 中DDS中相位累加器为32位截取高9位寻址ROM意义是什么，为什么不截取低9位？？ 这个说明你对dds的原理没理解，32位相位累加器取高九位实际上是妥协速度和容量的矛盾，波形表的容量是有限的，9位的地址能寻址512个单元，每个单元可能是16位的数据。这个是能实现的，如果地址位数再多速度可能就没这么快了，不容易实现。
基于FPGA的DDS设计，相位累加器怎么控制频率？那只能比时钟频率低？50M时钟能产生能做出1024点的正弦波吗 如果你用ROM查找表产生正弦波的话，50M、1024个点只能产生48.8K的正弦波，要产生15M的信号，只能做3.3个点，你那个公式里 N位K的位长，所以K/2^N永远小于1 也就是Fc必定小于F0，输出频率不可能超过输入时钟频率的
FPGA的设计中，累加器和加法器有什么区别？ 个人觉得 累加器 关键是 累加，加法器只是加，如果它有反馈作下一个输入，就是累加了。
