D触发器为什么有延迟一个时钟周期的作用？ 如果输入的信号是不规律的杂波，怎样体现延迟一拍？譬如说，用仿真软件的话，如果对一个…
如何学习FPGA亚稳态问题？ 在学习亚稳态（Metastability）时，应该从亚稳态的基本概念，对电路的影响，解决方法三方面进行把握。一、亚稳态概念在数字器件如 FPGA 中的寄存器都定义了一个信号时序要求，满足了这个要求寄存器才可以正确地在输入端获取数据在输出端产生数据。为了确保可靠的操作，输入信号在时钟沿之前必须稳定一段时间(寄存器建立时间 Tsu，setup Time)并且在时钟沿之后稳定一段时间(寄存器保持时间 Th，hold Time)，然后寄存器输出经过一个特定的时钟到输出延时(clock to output，Tco)后有效。如果一个数据信号在翻转中违反了一个寄存器的建立和保持时间的要求，寄存器的输出可能就会是亚稳态。二、亚稳态的危害当信号进入亚稳态时，极有可能导致整个电路电路具有无法确认的行为，最终电路可能出现致命的异常或故障。三、亚稳态特点【1】1.增加触发器进入稳定状态的时间2.输出毛刺、振荡、或中间电平3.亚稳态返回到哪一个稳定态是不可预测的，而且和输入数据无关四、亚稳态的解决【2】【注】电路中的亚稳态是难以避免的，只能降低其发生概率，提高系统的平均无故障时间（Mean Time Between Failures）。a.在同步系统中，利用时序分析工具可以有效执行时序约束，并对电路的时序。
在FPGA中如何将信号做一定延时？ 当需要对某一信号作一2113段延时时，初学者往往在此5261信号后串接4102一些非门或其它门电路，此1653方法在分离电路中是可行 的。但在FPGA中，开发软件在综合设计时会将这些门当作冗余逻辑去掉，达不到延时的效果。用ALTERA公司的MaxplusII开发FPGA时，可以 通过插入一些LCELL原语来产生一定的延时，但这样形成的延时在FPGA芯片中并不稳定，会随温度等外部环境的改变而改变，因此并不提倡这样做。在此，可以用高频时钟来驱动一移位寄存器，待延时信号作数据输入，按所需延时正确设置移位寄存器的级数，移位寄存器的输出即为延时后的信号。此方法产生的延时信 号与原信号比有误差，误差大小由高频时钟的周期来决定。对于数据信号的延时，在输出端用数据时钟对延时后信号重新采样，就可以消除误差。
在理想状态下，CPU需不需要工作在一个时钟下？ 我的问题类似于计算机为什么需要工作时序，可以移除时序吗，这在逻辑上是一种什么样的概念？逻辑思维…
