基于FPGA的DDS设计，相位累加器怎么控制频率？那只能比时钟频率低？50M时钟能产生能做出1024点的正弦波吗50M能做出15M的每个周期1024点的正弦波吗？我看资料输出的波形频率是Fo=K*Fc/2^Nk可以随便控制，那么就是说输出波形可以比时钟频率大，但是我看过几个VERILOG的程序，看不出可以超过时钟频率，谁有VHDL的累加器程序发我看看.求大侠指教。
菜鸟求帮助；用 verilog写的一个DDS相位累加器的程序，用Modelsim仿真的时候输出为xxxxxx，编译没错 您好，把它缩小就像了，不过分辨率不高，你的ROM存的多少位的波形数据？越高越好！波形读出来的数据少了波形就不完整！把频率控制字该成1嘛。1.在FPGA中写一个ROM，ROM表用matlab或者C语言写，存成16进制数；2.verilog程序中设定变量，指定变量（reg型）的数据宽度，长度3.在初始化变量的语句为initial beginreadmemh(\"/文件名/\"，ROMname)；end4.按照DDS内核方法做波形发生器5.编写仿真顶层文件6 设定modelsim路径，FPGA仿真路径，设定仿真顶层文件即可（具体操作网上有。
累加器verilog语言编程问题 两个问题：1、accum_k=8'd16等你发现计数器已经等于16，实际信号输出知时已经又过了一个时钟周期了，相当于每逢17个数输出一次。accum_k从0开始到14一共才是十五个，即accum_k=14时就应该输出并清零了。2、elseaccum_k；你的使能信号是怎么定义的？使能的作用应该是道：有效时正常工作；无效时什么都不做，但保持原有状态（即寄存器的值内）。使能无效时对仅仅计数器清零是不对的，如果要清零，累加器也应该一起清零，这样容就成了reset，并不是使能的功能。因此，这句else画蛇添足供参考
verilog用include 描述的累加器 `include“add8.v”；`include“reg8.v”；module accn(accout，cout，accin，cin，clk，clear)；output[7：0]accout；output cout；input[7：0]accin；input cin，clk，clear；wire[7：0]sum；add8 accadd8(sum，cout，accout，accin，cin)；reg8 accreg8(accout，sum，clk，clear)；endmodule建议你自己写个，对着看看
用VHDL语言描述每个上升沿+1的相位累加器 下边是个实际例子process(clk_sys_i，rst_n_i)begin-processif rst_n_i='0' then-asynchronous reset(active low)sink_channel_l(others=>；'0')；elsif clk_sys_i'event and clk_sys_i='1' then-rising clock edgeif sink_valid_i='1' thenif sink_channel_l=63 thensink_channel_l(others=>；'0')；elsesink_channel_l；end if；elsesink_channel_l；end if；end if；end process；sink_channel_l是一个0到63周期计数的计数器，在sink_valid_i为‘1’时计数，其他时间保持
哪位大侠帮忙给个 累加器verilog的例程呢，非常感谢 module adder(rst_n，En，Din，Sum)；input rst_n，En；input[7：0]Din；output reg[15：0]Sum；always@度(posedge En)专if。属rst_n)Sum=0；else if(En)Sum=Sum+Din；endmodule
谁能帮忙编个Verilog，一个小程序，累加器的设计，谢谢了
那位高手帮我看一下这段verilog 相位累加器的问题啊 不能在两个或以上的always环内对同一个reg变量赋值；如addr
