PLL的相噪跟参考时钟 CPLD和FPGA在项目应用上有什么不同？请分别举出具体项目。举单个FPGA项目，或单个CPLD项目也可。

如何评价2017年电赛F题？ 首先来说，今年高频题目相比较往年的高频题更有“高频”的感觉了。单纯的放大器已经连续考察了好几届，这…什么是频综 本文介绍了一种低相噪低杂散频率源的设计方法，并给出了最终测试所得的系统性能指标。设计中混合使用了直接数字频率合成(DDS)技术和锁相环(PLL)技术，DDS提供PLL的参考输入。dds技术简介 DDS是一种全数字化的频2113率合成器，由相位累加器5261、波形ROM、D/A转换器和4102低通滤波器构成。时钟频率给定1653后，输出信号的频率取决于频率控制字，频率分辨率取决于累加器位数，相位分辨率取决于ROM的地址线位数，幅度量化噪声取决于ROM的数据位字长和D/A转换器位数。DDS有如下优点：⑴ 频率分辨率高，输出频点多，可达 个频点(N为相位累加器位数)；⑵频率切换速度快，可达us量级；⑶ 频率切换时相位连续；⑷ 可以输出宽带正交信号；⑸ 输出相位噪声低，对参考频率源的相位噪声有改善作用；⑹可以产生任意波形；⑺ 全数字化实现，便于集成，体积小，重量轻，因此八十年代以来各国都在研制和发展各自的DDS产品，如美国QUALCOMM公司的Q2334，Q2220；STANFORD公司的STEL-1175，STEL-1180；AD公司的AD7008，AD9850，AD9854等。这些DDS芯片的时钟频率从几十兆赫兹到几百兆赫兹不等，芯片从一般功能到集成有D/A转换器和正交调制器。

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