什么叫相位累加器的位数 相位累加器，顾名思意，就是对相位进行线性累加的寄存器。这个词一般在数字频率合百成器（DDS）中出现，因为数字频率合成时，要想输出一个波形（比如正弦波）的话，当然应该输出一个周期内的很多个点才能得到失真的很小的波形，所以时钟的频率会是输度出波形频率的x倍。然后时钟每加一，相位就增加1/x，然后输出查表、计算出的瞬时值，再继续下一时问钟。当x个周期后，也就输出（得到）一个完整的正弦波了。而这个计数累加器就是相位累加器了。很明显，答要输出的频率并不一定就刚好是系统时钟的整数分之一，也就是没法整数分频，那当然只能用小数分频或者可变系统时钟。否则就只能输出间隔的频率而不能输出任意频率了。所以相位累加器如果不是小回数的话还得增加辅助相位计数器来累加小数部分，不然答是不能输出任意频率的。相位累加器的位数就是相位累加器可以累加的二进制数的位数，这个位数越大，可以累加的数值范围就越大。
用fpga做dds，相位累加器容易做，请问下频率控制字如何生成？ 用51的串口发，然后在FPGA里面做一个串行数据转并行的function，当做控制字就行了。之前我们做过DDS的，用的是外部单片机，是这么做的。然后注意频率就是了
FPGA 中DDS中相位累加器为32位截取高9位寻址ROM意义是什么，为什么不截取低9位？？ 这个说明你对dds的原理没理解，32位相位累加器取高九位实际上是妥协速度和容量的矛盾，波形表的容量是有限的，9位的地址能寻址512个单元，每个单元可能是16位的数据。这个是能实现的，如果地址位数再多速度可能就没这么快了，不容易实现。
dds相位累加器中的频率控制字做什么用 用51的串口发，然后在FPGA里面做一个串行数据转并行的function，当做控制字就行了。之前我们做过DDS的，用的是外部单片机，是这么做的。然后注意频率就是了是否可以解决您的问题？
最低0.27元开通文库会员，查看完整内容>；原发布者：风萧萧wt2基本原理2.1直接数字频率合成器直接数字合成（DirectDigitalSynthesis，简称DDS）技术是从相位概念出发，直接对参考正弦信号进行抽样，得到不同的相位，通过数字计算技术产生对应的电压幅度，最后滤波平滑输出所需频率。2.1.1DDS工作原理下面，通过从相位出发的正弦函数e69da5e6ba907a6431333433623763产生描述DDS的概念。图1表示了半径R为1的单位圆，半径R绕圆心旋转与X轴的正方向形成夹角θ(t)，即相位角。图1单位圆表示正弦函数S=Rsinθ(t)DDS的原理框图如图2所示。图中相位累加器可在每一个时钟周期来临时将频率控制字（FTW）所决定的相位增量M累加一次，如果记数大于2，则自动溢出，而只保留后面的N位数字于累加器中。图2DDS原理框图DDS的数学模型可归结为：在每一个时钟周期T内，频率控制字M与N比特相位累加器累加一次，并同时对2取模运算，得到的和（以N位二进制数表示）作为相位值，以二进制代码的形式去查询正弦函数表ROM，将相位信息转变成相应的数字量化正弦幅度值，ROM输出的数字正弦波序列再经数模转换器转变为阶梯模拟信号，最后通过低通滤波器平滑后得到一个纯净的正弦模拟信号。由于ROM表的规模有限。
简易DDS信号原设计 理论分析 1 DDS原理 若对一正弦波形进行采样，每周期为 m 个采样点，分别记为 1～m。对应每次参考时钟 f c，输出一个采样点，输出图中所示的一个周期的正弦，需要 m 个时钟周期，。
