最低0.27元开通文库会员，查看完整内容>；原发布者：风萧萧wt2基本原理2.1直接数字频率合成器直接数字合成（DirectDigitalSynthesis，简称DDS）技术是从相位概念出发，直接对参考正弦信号进行抽样，得到不同的相位，通过数字计算技术产生对应的电压幅度，最后滤波平滑输出所需频率。2.1.1DDS工作原理下面，通过从相位出发的正弦函数e69da5e6ba907a6431333433623763产生描述DDS的概念。图1表示了半径R为1的单位圆，半径R绕圆心旋转与X轴的正方向形成夹角θ(t)，即相位角。图1单位圆表示正弦函数S=Rsinθ(t)DDS的原理框图如图2所示。图中相位累加器可在每一个时钟周期来临时将频率控制字（FTW）所决定的相位增量M累加一次，如果记数大于2，则自动溢出，而只保留后面的N位数字于累加器中。图2DDS原理框图DDS的数学模型可归结为：在每一个时钟周期T内，频率控制字M与N比特相位累加器累加一次，并同时对2取模运算，得到的和（以N位二进制数表示）作为相位值，以二进制代码的形式去查询正弦函数表ROM，将相位信息转变成相应的数字量化正弦幅度值，ROM输出的数字正弦波序列再经数模转换器转变为阶梯模拟信号，最后通过低通滤波器平滑后得到一个纯净的正弦模拟信号。由于ROM表的规模有限。
DDS相位累加器？
基于FPGA的DDS设计，相位累加器怎么控制频率？那只能比时钟频率低？50M时钟能产生能做出1024点的正弦波吗 如果你用ROM查找表产生正弦波的话，50M、1024个点只能产生48.8K的正弦波，要产生15M的信号，只能做3.3个点，你那个公式里 N位K的位长，所以K/2^N永远小于1 也就是Fc必定。
dds相位累加器中的频率控制字做什么用 用51的串口发，然后在FPGA里面做一个串行数据转并行的function，当做控制字就行了。之前我们做过DDS的，用的是外部单片机，是这么做的。然后注意频率就是了是否可以解决您的问题？
基于FPGA的DDS设计，相位累加器怎么控制频率？那只能比时钟频率低？50M时钟能产生能做出1024点的正弦波吗 如果你用ROM查找表产生正弦波的话，50M、1024个点只能产生48.8K的正弦波，要产生15M的信号，只能做3.3个点，你那个公式里 N位K的位长，所以K/2^N永远小于1 也就是Fc必定小于F0，输出频率不可能超过输入时钟频率的
FPGA 中DDS中相位累加器为32位截取高9位寻址ROM意义是什么，为什么不截取低9位？？ 这个说明你对dds的原理没理解，32位相位累加器取高九位实际上是妥协速度和容量的矛盾，波形表的容量是有限的，9位的地址能寻址512个单元，每个单元可能是16位的数据。这个是能实现的，如果地址位数再多速度可能就没这么快了，不容易实现。
