什么是阻塞赋值 阻塞赋值是verilog里面的赋值语句，阻塞赋值用符号表示。阻塞赋值表示在当前的赋值完成前阻塞其他的赋值任务。即在赋值时，先计算右边的值，此时赋值语句不允许任何别的赋值任务的干扰，直到现行的赋值完成时，才允许别的赋值语句的执行。也就是说，在同一个块语句中，其后面的赋值语句是在前一句赋值语句结束后再开始赋值的。
阻塞（=）和非阻塞赋值（<=）的不同 在verilog中，阻塞赋值是按照时间逻辑进行的，即，逐步进行，每一个语句，等到上一个语句赋值结束后再进行赋值。而在同一个always模块中，所有的非阻塞赋值都是同时赋值的，无所谓时间先后。及，并行结构。也正因如此，非阻塞赋值能根据输入逐步赋值。
verilog中的阻塞赋值与非阻塞赋值详解。 组合逻辑的always模块中使用阻塞赋值；时序逻辑的always模块中使用非阻塞赋值；
什么叫阻塞赋值和非阻塞赋值
逻辑比较运算符小于等于和非阻塞赋值表示完全一样的，为什么verilog解释和编译不会
为什么 逻辑比较运算符小于等于“<；=”和非阻塞赋值大于等于“<；=”的表示是完全 一样的？ 为什么逻辑比较运算符小于等于“”和非阻塞赋值大于等于“”的表示是完全一样的？逻辑比较运算符小于等于“”和非阻塞赋值大于等于“？
阻塞赋值和非阻塞赋值有什么本质的区别 （1）在描述组合逻辑的always块中用阻塞赋值，则综合成组合逻辑的电路结构；（2）在描述时序逻辑的always块中用非阻塞赋值，则综合成时序逻辑的电路结构。。
