数字电路基础实验要求用74160计数器做一个数字时钟，求大神帮忙做做，用proteus仿真出来。
数电实验 任意进制计数器设计如何设计
数字电路设计 D触发器能组成计数器吗？具体的电路图？ 把N个带有反相输出端（D非）的D触发器串联起来，每个D触发器的反相输出端接到自己的D输入端，前一级的输出作为后级的时钟输入信号，就构成N位二进制异步计数器。
数字电路实验设计 555定时器有两个比较器 C1和 C2各有一个输入端连接到三个电阻R组成的分压器上，比较器的输出接到RS触发器上。此外还有输出级和放电管，输出级的驱动电流可达200mA。比较器C1和C2的参考电压分别为UR1和UR2，根据C1和C2的另一个输入端—触发输入和阈值输入，可判断出RS触发器的输出状态。当复位端为低电平时，RS触发器被强制复位。若无需复位操作，复位端应接高电平.由于三个电阻等值，所以当没有控制电压输入时Ua=1/3Ucc Ub=2/3Ucc当控制电压外接时，如外接，则为防止干扰，控制电压端悬空时，应接一滤波电容到地。第1脚(接地；Ground)：接电源负极.第2脚(触发；Trigger)：当第2脚电压低于1/3 Vcc时会令第3脚输出高电平，且第7脚对地开路.第3脚(输出；Output)：555的输出脚，输出电平是高是低，完全受第2、4、6脚控制.第4脚(重置；Reset)：第4脚电压小于0.4伏特时，第3脚输出低电平，同时令第7脚对地短路.第5脚(控制电压；Control Voltage)：这一脚与比较器的参考电压点相通，允许由外界电路改变第5脚及第6脚的动作电压.平时大多接一个0.01mF以上之电容器接地，以免555受到杂讯的干扰.第6脚(临界；Threshold)：当第6脚的电压高于2/3 Vcc时，第3脚输出低电平，同时第7脚对地短路.第7。
数电实验：计数器电路
数电实验：设计一个10进制计数器，起始值是21，利用74ls160 答案是2113256：1）左边ld置数端悬空为高电平，即1100的状态只出现一5261次。2）左边达到410216时才会给右边的一个信号。3）右边的只1653有计数达到16时才会输出一个置数信号。4）第一次右边置数时情况是：左边先计数4次就给右边的一个信号，之后左边都要计数到16时才会给右边一个信号。一直计数到4+15*16=254时右边才会第一次置数。5）第一次置数后，左边的就不是从1100状态开始了，而是从0000状态开始计数，及要计数到16*16=256时右边的才会置数，从这以后就都是这个情况了，即是完成256进制计数器的功能。
数电实验，用jk触发器设计12进制计数器，谢谢！ JK触发器和门电路组成的同步计数器电路“和“计数回到我阔别多年的母校-实验小学，我去的时候简直不敢
数字电路中计数器实现自启动有几种方法？
求：数电实验 三位二进制同步加法计数器设计方案？
数字电路设计实验报告（5选1即可） 目录1 设计目的 32 设计要求指标 32.1 基本功能 32.2 扩展功能 43．方案论证与比较 44 总体框图设计 45 电路原理分析 45.1数字钟的构成 45.1.1 分频器电路 55.1.2 时间计数器电路 55.1.3分频器电路 65.1.4振荡器电路 65.1.5数字时钟的计数显示电路 65.2 校时电路 75.3 整点报时电路 86系统仿真与调试 87.结论 8参考文献 9实验作品附图 10数字钟摘要：数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。从有利于学习的角度考虑，这里主要介绍以中小规模集成电路设计数字钟的方法。经过了数字电路设计这门课程的系统学习，特别经过了关于组合逻辑电路与时序逻辑电路部分的学习，我们已经具备了设计小规模集成电路的能力，借由本次设计的机会，充分将所学的知识运用到实际中去。本次课程设计要求设计一个数字钟，基本要求为数字钟的时间周期为24小时，数字钟显示时、分、秒，数字钟的。
