跪求数字逻辑课程设计：设计并实现一个串行四位运算系统 小型数字系统课程设计题1、设计并实现一个串行四位运算系统本课题要求设计并实现一个四位的串行运算系统，该运算系统可完成多种不同形式的运算。例如：①“与”运算、“或”运算、“同或”运算、“加法”运算。②“异或”运算、“与非”运算、“或”运算、“减法”运算。③“加法”运算、“减法”运算、“或非”运算、“异或”运算。2、设计并实现一个十字路口交通灯控制系统该课题要求用中、小规模集成电路设计一个可按一定延时时间出现的十字路口交通灯控制电路。例如：绿灯10秒――黄灯3秒――红灯13秒后又回到绿灯。且当一条路线（如东西方向）为红灯时，另一条路线(如南北方向)变为绿灯。3、数字钟设计① 时间以12小时为一个周期；② 显示时、分、秒；③ 具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；④ 计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时；⑤ 为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。以上任务选择一个。4、数字频率计设计设计一款具有Hz、KHz两个测量档、四位整数显示的数字频率计。要求：频率计能在两个测量档位间切换测量，每秒钟刷新一次显示数据。主要技术指标：① A档时，数字频率计能。
求解释 一个简单的四位数字频率计verilog hdl程序。 王金明那本书上的 三条程序那么多，我就没空解释那么多了我帮你解释下第一条的，你慢慢琢磨其他的，等你成熟了之后你会发现这个东西不难的。module fre_ctrl(clk，rst，count_en，count_clr，load)；output count_en，count_clr，load；input clk，rst；reg count_en，load；always@(posedge clk)/这个是上升沿触发beginif(rst)begin count_en=0；load=1；end/这表示如果rst是1的话就复位。else begincount_en=~count_en；这就是取反而已load=~count_en；load 信号的产生 也是取反，endendassign count_clr=~clk&load；count_clr 信号的产生 而且如果load是1的话才有效、，不然没用的，
简易数字频率计电路设计 我是一名计算机专业学生，老师要求暑假。网址：www.TI.COM 这些器件均可在其它公司找到替代，而且市场上也可很容易获得。如果你把计数器稍微改动一下，就可以做一个数字钟了。
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