用verilog语言编写一个20进制的定时器~~~(急)。 module counter(rstn，clk，reach)；input rstn；input clk；input reach；到达20后reach从0跳到1 reg[4：0]var；计时变量 assign reach=var=5'd19；always@（posedge clk or 。
用verilog编写方波发生器程序 单片机输入只能是high，或者low，所以，你用A to D，就是模拟信号转数字，\\r\\n很简单，加一个low pass filter就可以了
用verilog hdl语言编写一个8—3译码器程序 首先要纠正一下，相对多的输入转化成为相对少的输出，一般叫编码器；相对少的输入转化成为相对多的输出，一般叫译码器。所以，确切地说你要做的应该是8-3编码器（还是3-8。
