xilinx FPGA 产生时钟模块，为什么采用一对差分全局时钟管脚输入？ 无论是DCM还是MMCM，实际使用的都是单端的激励输入，只是差分的情况下，事先用了个bufds，做差分转单端。这个主要跟你板子的设计相关，如果只是一个低频，时钟质量要求不高的板子，用单端无所谓了。
xilinx的如何生成DCM无法生成的时钟，DCM的时钟是5M~326M，想用50M时钟分频生成3.84M的时钟怎么办？ 你这个50M时钟分频生成3.84M是很难做到的额.一般这个时候换掉50M改为与3.84相近的，比如1.28M，12.8M，6.4M等等
xilinx的如何生成DCM无法生成的时钟，DCM的时钟是5M~326M，想用50M时钟分频生成3.84M的时钟怎么办？
请教xilinx DDR3 MIG系统时钟和参考时钟问题
请教xilinx DDR3 MIG系统时钟和参考时钟问题 这个“5ns”是指clk_200m_p管脚的输入时钟源的周期：这是用来分析内部逻辑能否跑到5ns的约束，跟你真正的输入时钟无关，你可以输入100M也可以输入50M。但是它会按照200M去分析。ps：后面问题，加分再回答~
