构造一个模为10 的同步计数器，需要多少个触发器？ 就是 用4个 JK 触发器 不知道你是要 驱动方程 还是 电路zd逻辑图，因为回我一时 也不好在电脑上画个逻辑电路图，电路的 驱动方程也不好描述。答 如果你还需要的话，追问下 希望采纳 谢谢
如何用74ls390设计一个50进制计数器 当连百成二一五进制计数器时，可以用独立的2分频电路在最后输出级形成对称波形（矩形波）。每个计数器又度有一个清除输入和一个时钟输入。由于每个计数级都有并行输出，所以系统定时信号可以获得输入计数频率的任知何因子。就是50进制的计数器，操作步骤如下：1、在原理图上画道出20进制计数器的原理图，由于74LS161为16进制计数器，这里需要同时使用两片就才可以实现目标；2、画完原理图后开始编译回，看看是否答出现错误；3、编译完成后开始仿真，在Node Finder处添加输入管脚，并输入波形，观察仿真结果。
电子计数器原理 http：//baike.baidu.com/view/1015563.html？wtp=tt
什么叫模为60的BCD码计数器？ 与普通的二进制码计数器有什么区别？ verilog设计代码2113如下：模60计数器5261模块module counter60(clk，rst_n，en，dout，co)；input clk，rst_n，en；output co；output[7：0]dout；wire co10_1，co10，co6；wire[3：0]dout10，dout6；count10 U1(.clk(clk)，.rst_n(rst_n)，.en(en)，.dout(dout10)，.co(co10_1))；count6 U2(.clk(clk)，.rst_n(rst_n)，.en(co10)，.dout(dout6)，.co(co6))；and U3(co，co10，co6)；and U4(co10，en，co10_1)；assign dout={dout6，dout10}；endmodule模10计数器module count10(clk，rst_n，en，dout，co)；input clk，rst_n，en；output co；output[3：0]dout；reg[3：0]dout；always@(posedge clk or negedge rst_n)beginif。rst_n)dout；else if(en=1'b1)beginif(dout=4'b1001)dout；elsedout；endelsedout；endassign co=dout[0]&dout[3]；endmodule模6计数器module count6(clk，rst_n，en，dout，co)；input clk，rst_n，en；output co；output[3：0]dout；reg[3：0]dout；always@(posedge clk or negedge rst_n)beginif。rst_n)dout；else if(en=1'b1)beginif(dout=4'b0101)dout；elsedout；endelsedout；endassign co=dout[0]&dout[2]；endmoduleISE综合4102综合工具综合而出的电路1653如下：模24的8421。
谁有红外线感应计数器的原理图
简单分频原理与实现——计数器 最低0.27元开通文库会员，查看完整内容>；原发布者：myt3912630简单分频原理与实现—计数器一个数字系统中往往需要多种频率的时钟脉冲作为驱动源，这样就需要对FPGA的系统时钟（频率较高）进行分频。比如在进行流水灯、数码管动态扫描设计时不能直接使用系统时钟（太快而肉眼无法识别），或者需要进行通信时，由于通信速度不能太高（由不同的标准限定），这样就需要对系统时钟分频以得到较低频率的时钟。分频器主要分为偶数分频、奇数分频、半整数分频和小数分频，如果在设计过程中采用参数化设计，就可以随时改变参量以得到不同的分频需要。在对时钟要求不是很严格的FPGA系统中，分频通常都是通过计数器的循环计数来实现的。偶数分频（2N）偶数分频最为简单，很容易用模为N的计数器实现50%占空比的时钟信号，即每次计数满N（计到N-1）时输出时钟信号翻转。奇数分频（2N+1）使用模为2N+1的计数器，让输出时钟在X-1（X在0到2N-1之间）和2N时各翻转一次，则可得到奇数分频器，但是占空比并不是50%（应为X/(2N+1)）。得到占空比为50%的奇数分频器的基本思想是：将得到的上升沿触发计数的奇数分频输出信号CLK1，和得到的下降沿触发计数的相同(时钟翻转值相同)奇数分频输出信号CLK2，。
计数器的原理是什么
如何用计数器实现任意分频 偶数分频（2N）偶数分频最为简知单，很容易用模为N的计数器实现50%占空比的时钟信号，即每次计数满N（计到N-1）时输出时钟信号翻转。奇数分频（2N+1）使用模为2N+1的计数器，让输出时钟在X-1（X在0到2N-1之间）和2N时各道翻转一次，则可得到奇数分频器，但是占空比并不是50%（应为 X/(2N+1)）。得到占空比为50%的奇数分频器的基本思想是：将专得到的上升沿触发计属数的奇数分频输出信号CLK1，和得到的下降沿触发计数的相同(时钟翻转值相同)奇数分频输出信号CLK2，最后将CLK1和CLK2相或之后输出，就可以得到占空比为50%的奇数分频器。
